近日，中國科學(xué)院計算技術(shù)研究所處理器芯片全國重點實驗室在集成電路設(shè)計自動化（EDA）方向創(chuàng)新的三篇論文：面向時序電路多模態(tài)表征學(xué)習(xí)的《MOSS: Multi-Modal Representation Learning on Sequential Circuits》，面向時序電路故障仿真的《EPICS: Efficient Parallel Pattern Fault Simulation for Sequential Circuits via Strongly Connected Components》，以及面向自動測試向量生成的《PastATPG: A Hybrid ATPG framework for Better Test Compaction with Partial Assignment SAT》，被EDA領(lǐng)域頂級會議DAC 2025（Design Automation Conference，CCF-A類）接收。
論文
MOSS: Multi-Modal Representation Learning on Sequential Circuits
論文第一作者為實驗室集成電路課題組碩士研究生王銘珺，合作作者包括實驗室碩士研究生孫彬、李華偉研究員、葉靖副研究員、穆嘉楠助理研究員、香港中文大學(xué)余備教授及中科鑒芯有限公司的多位技術(shù)專家等。MOSS針對大規(guī)模時序電路的長程信息依賴和面對復(fù)雜 RTL 行為描述時功能監(jiān)督不足的問題，提出了結(jié)合大語言模型（LLM）與圖神經(jīng)網(wǎng)絡(luò)（GNN）的多模態(tài)時序數(shù)字電路表征框架。MOSS將寄存器（DFF）節(jié)點特征與邏輯單元對應(yīng)的 RTL 描述的特征同時引入 GNN，增強對電路全局功能和局部結(jié)構(gòu)的統(tǒng)一表征。同時根據(jù)節(jié)點功能特性進行聚類，對不同類型的標(biāo)準(zhǔn)單元采用差異化的聚合策略，大幅提升對復(fù)雜時序電路的表達能力。并且在 GNN 中使用前向和反向的異步傳播策略，準(zhǔn)確捕捉反饋路徑上的時序依賴，提升對大規(guī)模時序電路的預(yù)測精度。實驗結(jié)果表明，MOSS在數(shù)千門級到上萬門級的時序電路上，同樣顯著降低了長程依賴帶來的準(zhǔn)確率衰減，在到達時間預(yù)測（Arrival Time Prediction）方面可達90%以上的準(zhǔn)確率，同時還在跳變率（Toggle Rate）和功能等效性（Functional Equivalence）等任務(wù)上取得了優(yōu)異表現(xiàn)，充分驗證了將RTL全局功能信息與電路圖結(jié)構(gòu)局部細節(jié)融合的有效性。
圖1 多模態(tài)時序數(shù)字電路表征框架MOSS
論文
EPICS: Efficient Parallel Pattern Fault Simulation for Sequential Circuits via Strongly Connected Components
論文第一作者為實驗室集成電路課題組碩士研究生王銘珺，合作作者包括李華偉研究員、葉靖副研究員、穆嘉楠助理研究員以及中科鑒芯有限公司的多位技術(shù)專家等。EPICS聚焦安全關(guān)鍵應(yīng)用下大規(guī)模時序電路的故障仿真耗時難題。時序電路中的反饋回路（Feedback loops）需要在多個時鐘周期展開仿真，易產(chǎn)生重復(fù)事件觸發(fā)與時序依賴，導(dǎo)致并行向量仿真方法在應(yīng)用于時序電路時并行度很低。論文通過在并行向量（Parallel-Pattern）和事件驅(qū)動（Event-Driven）相結(jié)合的混合框架中引入強連通分量（SCC）分析，將規(guī)模較小的簡單環(huán)路節(jié)點融合為更大單元，減少反饋邊帶來的多次事件調(diào)度；結(jié)合DFF預(yù)測與懶傳播策略，為大環(huán)路選取合適的入口節(jié)點，降低錯誤傳播與重復(fù)仿真，從而極大降低了由循環(huán)依賴和冗余計算引發(fā)的仿真開銷。實驗結(jié)果表明，EPICS在多套真實電路上的仿真結(jié)果對比商用工具獲得數(shù)倍加速效果；同時與現(xiàn)有學(xué)術(shù)工作相比也獲得大幅度的性能提升。
圖2 時序電路故障仿真加速框架EPICS
論文
PastATPG: A Hybrid ATPG framework for Better Test Compaction with Partial Assignment SAT
論文第一作者為實驗室集成電路課題組博士研究生晁志騰，合作作者包括李華偉研究員、葉靖副研究員、穆嘉楠助理研究員，以及中科院軟件所、中科鑒芯有限公司的多位技術(shù)專家等。在數(shù)字電路可測試性設(shè)計過程中，結(jié)構(gòu)化ATPG（自動測試向量生成）技術(shù)被廣泛用于為待測電路生成故障的測試向量集。雖然SAT ATPG作為傳統(tǒng)結(jié)構(gòu)化ATPG方法的有力補充，在檢測難測故障時展現(xiàn)出優(yōu)勢，但與結(jié)構(gòu)化ATPG能夠進行包含不確定位（X）的邏輯運算不同，現(xiàn)有的SAT求解器常常只能生成固定的0/1比特值，這導(dǎo)致了SAT ATPG生成的測試向量中確定位的比例過高，不利于在后續(xù)的測試向量精簡過程中對測試向量盡可能進行合并。因此，SAT ATPG生成的向量數(shù)量呈現(xiàn)出顯著的膨脹，帶來很高的測試成本，制約了SAT ATPG的工業(yè)應(yīng)用。針對這一問題，論文提出了一種基于開源SAT求解器MiniSat的改進算法——PA-MiniSat，該算法能夠盡可能多地生成包含X位的測試向量，從而優(yōu)化了ATPG系統(tǒng)中的測試向量精簡過程。實驗結(jié)果表明，與傳統(tǒng)方法相比，基于PA-MiniSat構(gòu)建的ATPG框架Past-ATPG在難測故障集合上能夠減少約35%的測試向量數(shù)量，并且在全故障集合上減少了約10%的向量數(shù)量。
圖3 PastATPG流程框圖
DAC是電子設(shè)計自動化領(lǐng)域的國際頂級會議，主要聚焦集成電路設(shè)計、芯片設(shè)計方法學(xué)、電子系統(tǒng)自動化工具及其軟硬件協(xié)同優(yōu)化技術(shù)的前沿研究成果。自1964年創(chuàng)辦以來，DAC始終引領(lǐng)全球電子設(shè)計自動化（EDA）領(lǐng)域的創(chuàng)新與發(fā)展，被譽為“芯片設(shè)計領(lǐng)域的風(fēng)向標(biāo)”，對推動半導(dǎo)體技術(shù)、人工智能驅(qū)動的設(shè)計工具以及高能效計算架構(gòu)的研究起到了核心推動作用。第62屆DAC會議將于2025年6月在美國舊金山舉行，本屆會議共收到全球投稿逾1800篇，最終錄用率僅為23%。
處理器芯片全國重點實驗室依托中國科學(xué)院計算技術(shù)研究所，是中國科學(xué)院批準(zhǔn)正式啟動建設(shè)的首批重點實驗室之一，并被科技部遴選為首批 20個標(biāo)桿全國重點實驗室，2022年5月開始建設(shè)。實驗室學(xué)術(shù)委員會主任為孫凝暉院士，實驗室主任為陳云霽研究員。實驗室近年來獲得了處理器芯片領(lǐng)域首個國家自然科學(xué)獎等6項國家級科技獎勵；在處理器芯片領(lǐng)域國際頂級會議發(fā)表論文的數(shù)量長期列居中國第一；在國際上成功開創(chuàng)了深度學(xué)習(xí)處理器等熱門研究方向；直接或間接孵化了總市值數(shù)千億元的國產(chǎn)處理器產(chǎn)業(yè)頭部企業(yè)。
（來源：中國科學(xué)院計算技術(shù)研究所處理器芯片全國重點實驗室）
